Question

刚学习verilog，用modulesim软件，写一个一位全加器程序，写完了怎么赋初值，然后看波形啊？

我已经写了一个.v文件，是还要再写一个.v文件么？希望高手能帮我写出来
module fulladd(sum,c_out,a,b,c_in);
output sum,c_out;
input a,b,c_in;
wire a0,b0,c0,c1,c2,c3,s1,s2,s3,s4;
not(a0,a);
not(b0,b);
not(c0,c);
and(c1,a,b);
and(c2,b,c);
and(c3,a,c);
and(s1,a,b,c);
and(s2,a0,b,c0);
and(s3,a0,b0,c);
and(s4,a,b0,c0);
or(c_out,c1,c2,c3);
or(sum,s1,s2,s3,s4);
endmodule

Answer 1

写个.vt程序：

`timescale 1ps/1ps
module sim();

reg a,b,c_in;
wire sum,c_out;

initial
begin
a <= 0;
b <= 0;
c_in <= 0;
end

always #10 a <= ~a;
always #15 b <= ~b;
always #25 c_in <= ~c_in;

fulladd U (sum,c_out,a,b,c_in);

endmodule

ps：你的程序有误，c未定义，我是这样写的 assign {c_out,sum} = a + b + c_in;

追问

老师让用最简单的与或非门写程序，我刚开始学，你这你帮我改的我还看不太懂呢，能不能在我的基础上改一下呢？谢谢了，还有a <= ~a;是什么意思，我运行出来确实是有输入信号了，可是没有输出。。怎么回事，能不能把两个正确的程序都给我写出来我对比一下

追答

我测试的结果正确 你那那么多与门 或门的 我怎么帮你连 太麻烦了。。。。

追问

不好意思啊，我是个菜鸟，你用我的程序还是你自己的程序测试的？如果你有程序能给我发一份么？251826232@qq.com。我用我的程序加上你的程序运行出来只有输入没有输出，所以你说我的程序有错误c没有定义我不知道跟这个有没有关系，也不知道怎么改好，谢谢你了。。要是能给我传过来你的程序或者把我这个程序搞好我会多给你分的

追答

module test(
output sum,
output c_out,
input a,
input b,
input c_in
);

assign {c_out,sum} = a + b + c_in;

endmodule

追问

最有一次弱弱的问一句
assign {c_out,sum} = a + b + c_in;
这句话的意思是说用abc直接相加，c_out就直接进位了么？然后得出的就是进位的和没进位的结果？这么智能。。。。这个大括号有什么含义么？

追答

对 硬件描述语言就是要智能布线 大括号 是位拼接的意思 {c_out,sum} 是一个两位的变量 0位是sum，1位是c_out