Quartus，源文件用VHDL写的，测试文件testbench用Verilog写的，可以用Modelsim-Altera仿真吗？ 20 有些人说ModelSim-Altera只支持“单一语言”... 有些人说ModelSim-Altera只支持“单一语言” 展开 我来答 可选中1个或多个下面的关键词，搜索相关资料。也可直接点“搜索资料”搜索整个问题。 quartus 源文件 testbench verilog modelsim 搜索资料 1个回答 #热议# 网上掀起『练心眼子』风潮，真的能提高情商吗？ 帐号已注销 2016-05-21 · TA获得超过8230个赞 知道小有建树答主 回答量：1146 采纳率：94% 帮助的人：225万 我也去答题访问个人页 关注 展开全部 这个还真没接触过，预计quartus不会这么菜，常识一下不就行了么。 本回答被网友采纳 已赞过 已踩过< 你对这个回答的评价是？ 评论 收起 收起 1条折叠回答 推荐律师服务： 若未解决您的问题，请您详细描述您的问题，通过百度律临进行免费专业咨询 其他类似问题 2014-06-06 Modelsim可以用Verilog语言编写testbench来测试VHDL语言编写的源程序么？ 3 2013-12-13 使用Quartusii 13.0使用modelsim_altera仿真，VHDL，求问怎么写testbench？ 2012-06-07 modelsim-altera仿真VHDL怎么给一个信号赋初值~？ 5 2013-05-24 利用VHDL设计，顶层文件为.bdf图形文件，调用modelsim输出无结果，出现warning，为什么？ 8 2012-02-29 你好。请问这个VHDL程序的测试程序要如何写？要在modelsim里运行的。。 6 2011-10-24 再用modelsim进行时序仿真时怎么编写测试文件啊 vhdl的 2011-05-10 为什么用vhdl语言编好程序后，用modelsim仿真的时候，值（value）都是U，波形都是红线·· 2 2016-02-19 初学modelsim，有一段VHDL代码，怎么给这段代码写testbench 1 更多类似问题 > 为你推荐：
