32MHZ的时钟,在FPGA中用Verilog语言编写一个5us的死区程序,请教各位大神有相似的例子能发我一份吗/
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module d_asyn(clk,clr,d,q); //模块输入输出口,共四个信号,每个都是1bit的
input clk,clr,d; //这些是作为输入
output q; //这些是作为输出
reg q; //q在作为寄存器类的输出,就是说可以用<= 箭头赋值(见下面)
always @(posedge clr) //posedge:上升沿。就是说在clr信号的上升沿的时候都会触发这个操作
begin //可以忽略,就是多条语句在一块的时候要用
q<=0; //清0
end
always @(necedge clk) //negedge:下降沿,你肯定拼错了 ,在clk下降沿的时候触发
begin
#10 q<=d; //延迟10个单位,这个在#timescale那里定义,这个只在仿真的时候有用,在器件上的时候不能这样做延迟
end
endmodule
input clk,clr,d; //这些是作为输入
output q; //这些是作为输出
reg q; //q在作为寄存器类的输出,就是说可以用<= 箭头赋值(见下面)
always @(posedge clr) //posedge:上升沿。就是说在clr信号的上升沿的时候都会触发这个操作
begin //可以忽略,就是多条语句在一块的时候要用
q<=0; //清0
end
always @(necedge clk) //negedge:下降沿,你肯定拼错了 ,在clk下降沿的时候触发
begin
#10 q<=d; //延迟10个单位,这个在#timescale那里定义,这个只在仿真的时候有用,在器件上的时候不能这样做延迟
end
endmodule
2016-06-24
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Quartus 里面可以实现:I/O里面 ALTPLL 生成一个分频模块,将输入时钟设为20M,输出时钟设为16M其他设置,看具体选项,生成一个verilog文件,到时候调用模块即可。
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