Question

SOS ````在verilog中如何根据源代码写测试模块？

（我这里有一个32位浮点乘法器的源代码，可是不会写它的测试模块）……写了一个出不来波形。。。

Answer 1

如果用的ise，你直接生成verilog test文件，会帮你把乘法器模块添加进去，然后根据需要修改输入参数的值
always #5 clk = !clk;
always @(posedge clk)

begin
//输入参数的值
end

追问

我是想对照源程序写测试代码用modelsim观察仿真波形····可是写出的测试模块是有问题的···