vhdl十六进制数赋给逻辑矢量a:std_logic_vector(3 downto 0); 1.a<=x"f"; 2.a<=to_stdlogicvector(x"f")? 我来答 可选中1个或多个下面的关键词，搜索相关资料。也可直接点“搜索资料”搜索整个问题。 十六进制 vhdl 逻辑 矢量 std_logic_vector 搜索资料 1个回答 #热议# 空调使用不当可能引发哪些疾病？ 其虹佳O 2012-11-07 · 超过25用户采纳过TA的回答 知道答主 回答量：83 采纳率：0% 帮助的人：76.9万 我也去答题访问个人页 关注 展开全部 1就可以了 已赞过 已踩过< 你对这个回答的评价是？ 评论 收起 推荐律师服务： 若未解决您的问题，请您详细描述您的问题，通过百度律临进行免费专业咨询 其他类似问题 2016-05-22 问：VHDL语言中M:out STD_LOGIC_VECTOR(3 DOWNTO 0)是什么意思 74 2018-02-28 in std_logic_vector(7 downto 0)中的(7 downto 0)是什么意思 VHDL 53 2018-03-15 VHDL 中一个a std_logic_vector（17 downto 0）如何赋值？ 2 2018-03-20 signal xx:std_logic_vector(1 downto 0);--中间寄存器.其中的1 downto 0是什么意思 31 2013-04-22 VHDL中，定义了信号signal address : std_logic_vector(7 downto 0); 2016-12-10 在VHDL中s1为1010,且s1:std_logic_vector(3downto0); 问s1 2013-03-01 VHDL中 TMP:STD_LOGIC_VECTOR(FX`LENGTH-1 DOWNTO 0)是什么意思？主要是这个FX`LENGTH-1不明白 求讲解 5 2014-05-29 VHDL语言的问题 更多类似问题 > 为你推荐：
