FPGA上电瞬间IO管脚输出的高电平怎么消除 我来答 2个回答 #热议# 海关有哪些禁运商品？查到后怎么办？ loveKEYBOARD 2015-09-29 · TA获得超过382个赞 知道小有建树答主 回答量：746 采纳率：86% 帮助的人：384万 我也去答题访问个人页 关注 展开全部 FPGA上电瞬间IO管脚默认是高阻的，除非你在你的逻辑里面设置过高低电平，否则你可以在FPGA尚未被配置好前，在对应的IO口上加下拉电阻。 已赞过 已踩过< 你对这个回答的评价是？ 评论 收起 Jephen_oc 2015-09-25 · 超过21用户采纳过TA的回答 知道答主 回答量：43 采纳率：0% 帮助的人：25.3万 我也去答题访问个人页 关注 展开全部 检查一下FPGA上电顺序。 已赞过 已踩过< 你对这个回答的评价是？ 评论 收起 收起 1条折叠回答 推荐律师服务： 若未解决您的问题，请您详细描述您的问题，通过百度律临进行免费专业咨询 广告您可能关注的内容英码嵌入式_开发板，国产智能部件优选方案开发板16年的硬件研发经验，与海思、瑞芯微等芯片厂家达成合作，专注提供高品质的国产嵌入式产品;供货稳定，厂家直销s-tech.ema-tech.com广告 其他类似问题 2017-02-15 如何控制FPGA烧写时io口的电平 2013-05-03 怎么给FPGA的I/O引脚初始状态默认设为低电平？ 3 2016-03-28 FPGA使用了部分管脚作为输出，同时需要这些输出引脚的值在系统复位信号有效时保持不变 2017-09-05 fpga输出高电平准确为几V？ 10 2014-07-09 如何在FPGA的引脚接入高电平信号'1‘？ 6 2017-12-13 求助FPGA配置完，管脚输出一直为 2014-12-24 FPGA 各引脚输出延时大如何解决 2017-09-26 fpga 输入引脚未用 如何处理 1 更多类似问题 > 为你推荐：
