Question

坑爹啊，用modelsim仿真总是没有输出，输出总是红线，

这是其VHDL程序。
library IEEE;
use IEEE.std_logic_1164.all;
entity reg0 is
port( x_in: in std_logic;
delayout: out std_logic);
end reg0;
architecture arc of reg0 is
begin
delayout<=x_in;
end arc;
直接仿真没有问题，输出跟随输入变化。当设计一个顶层文件，把它加入输入输出引脚时，编写testbench仿真总是没有输出，输出一直都是一个红线。

这是testbench的程序。

把设计的文件封装。

顶层的设计文件。

坑爹啊，加上引脚后，没有输出了。如果单独仿真reg0是没有问题的。（输入为0，输出应该也为0才正确啊。）





Answer 1

我来回复一个我经历的错误，因为数据初始化是通过rst的，所以写testbench时要先将rst复位，这样你的数据才有个初始化的值，然后拉起复位。

Answer 2

在你的testbench文件里面你声明component的时候名称和端口都不同啊~这个怎么能行呢