Question

用verilog做ram，如何实现输入输出宽度不一样呀？比如输入为8位的，输出为7位的。

Answer 1

楼上说的是一个办法，或者你可以加一个可写信号和一个可读信号，存入ram之前可以经过一个buffer 8 位输入7 位输出， buffer如果存满了就不可写，等待读出数据后再可以写入。

Answer 2

可以这样做：在把数据存到ram前，进行处理：规则是定义2个输入输出最小公倍数的寄存器分别为reg1 reg2 ，将数据暂存到这里存满后在存到ram里。ram的位宽为输出的位宽。以你说的8输入7输出为例，先定义两个位宽为56的寄存器。将输入存进去reg1，存满后将reg1数据缓存到reg2中，然后从reg2中将数据存入ram中。即可实现这个功能。