Question

verilog编译出现如下warning

Warning: PLL "clk_ctrl:u1|pll:pll_inst|altpll:altpll_component|pll_altpll:auto_generated|pll1" is in normal or source synchronous mode with output clock "compensate_clock" set to clk[0] that is not fully compensated because it feeds an output pin -- only PLLs in zero delay buffer mode can fully compensate output pins
这个该如何将PLL改为zero delay buffer mode ，又会出错，输出必须为dedicated pins，而板子的布线是已经定好的

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Answer 1

这个警告可以忽略

追问

我就奇怪，为什么同样的布线，而且对方的PLL也是设置为normal mode，为什么却没有这个警告，只有那个输出不是dedicated pins的警告，这是为什么

追答

同样的布线？指什么？开发板相同？

追问

是的，就是同一块，就是引脚分配相同