Question

VHDL中是不是信号的初值由其他端口传递给它赋初值时用＜＝，而直接赋具体的初值时“＜＝”和“:＝“都

VHDL中，是不是信号的初值由其他端口传递给它赋初值时用＜＝，而直接赋具体的初值时“＜＝”和“:＝“都可以用呢？

Answer 1

不是你说的那样，信号赋值符号”<=”;变量赋值符号”：=”；申明信号的时候赋初值也能用：=

Answer 2

"<="是对信号赋值，":="是对变量赋值。对象不同，赋值号不一样。

追问

你看看图片中的信号c1赋值时为什么用“:＝”？

追答

也不要完全相信书上讲的东西，仅仅在上面的图片中，就有几处不恰当的叙述：

1. VHDL是硬件描述语言，它所描述的是硬件系统。通常硬件系统中并没有控制器，也没有指令系统，哪里来的程序？因此VHDL描述不应当叫程序，准确的说法就应当叫：VHDL描述。

2. 变量赋值语句应当在进程当中，不能够将变量声明和信号声明与变量赋值语句直接写到一起。变量应当在进程语句中声明，而信号则要在结构体中声明，不能放到一起声明。按照上面书中的声明，c1是信号，对其赋值应当是c1<="1100";先说这些吧。