verilog普及率比较高,有必要学VHDL吗?两者的区别是什么

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惠英陈平安518b
2016-12-23 · 超过34用户采纳过TA的回答
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  VHDL 源于军方的ADA编程,而verilog则源于我们熟悉的C语言。
  所以,学verilog入门较快,快的话几天就可以掌握全部语法。当然只是理解和懂得,灵活的运用还要依靠大量的实践。
  而相对来说VHDL入门则比较难。
  关于两者的好坏,谁也所不清。
  有人说用VHDL才是技术所在,因为其具有ada编程模式,而ada又广泛应用在军方,科研场合,所以其优点和价值是巨大的。
  但verilog用的人则比较多,有较为丰富的资源和积累,而且其系统级描述能力也在不断增强发展,以后也很难说在大型设计方面会逊色于vhdl
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