Question

xilinx isim后仿真 中间reg信号看不到？ FPGA

为什么有些信号能看到，有些信号看不到，同样都是reg类型，也不似输出。写了两个reg 一个delay_r一个cnt，为啥只能看到后一个？

Answer 1

加约束(* KEEP="TRUE" *),有些信号会被优化掉的，比如input a,output b，assign b=a ;那么你很可能只得到a或b，因为这对于系统来说是一样的。如果你用的是有加条件的赋值那么a和b都会在最后的结果中保留。因为b不一定总是等于a了。

追问

keep=true在报告里面说我没用这个信号，所以keep无效，给我舍弃了....无语。。isim正常来说应该能看到中间的reg信号。。。最近软件总找麻烦，可能还是没用好。。。。。

追答

系统说你没用到，有两种可能，一种是你直接没有使用，一种是你用它去驱动了信号xxx,但是xxx 没有再去驱动其他信号了，直接把整条路径都优化掉。你的delay_r = cnt[n]?，如果是的话直接用cnt[n].本来用了约束后即使没用到应该也会保留的。