Question

怎么将25mhz用分频器分成100hz用verilog语言实现。

怎么将25mhz用分频器分成100hz用verilog语言实现。

Answer 1

很简单，计数就好了。

给你一个例子：

reg [15:0] cnt;
reg        clk_100;
always@（posedge clk_50M or negedge rst_n）
begin
    if(!rst_n)
     begin
        cnt <= 16'd0;
        clk_100 <= 1'b0;
     end
    else
     begin
         if(cnt == 16'd14999)
             clk_100 <= ～clk_100;
         else
             cnt <= cnt + 1;
     end
end

这个 clk_100就是分频后的时钟。