Question

verilog中将2048位并行数据串行输出

一个通信系统中，编码出来的数据是2048位【2047:0】，而进行调制的时候是一位一位往里进的，每隔8个时钟进一位，我该如何写，用普通的串并转换，因为用到一个2048位寄存器，报错说IO单元过多，该怎么解决呢 求大神能给个思路，能写出这个程序的话 追加50分，
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Answer 1

什么意思 2048位要直接并行从外设连接到FPGA上吗？不可能吧 还是FPGA里产生了2048位数据 然后要串行送出去

追问

恩 这个系统需要 先把读取的二进制数 转化为1723位为一组的 数列【1722:0】，数列进入编码模块，出来一个2048位【2048:0】的数列，然后将数列串行输入到调制解调模块，输出的也同样是串行信号，再将信号转变为2048位数列，输入到解码模块，出来的应该是一开始的1723位的数列。
如果看做一个整个系统，就是1723位输入，1723位输出。
这样能行吗？

追答

你这个系统设计的不太对吧 你确定必须得转化为1723位的并行数据吗 我感觉不太可能啊 进入编码模块的数据必须是1723位？这么多并行数据得用多少寄存器啊 就串行的数据不能进行编码吗 不是吧？你要是要从FPGA输出1723位并行数据 这种系统我感觉不行 那光IO就得需要1723个 那。。。。。。。。。。。你感觉这样好吗？

追问

编码模块的确是这样的，测试文件中也是直接给了一个1723位的输入，因为我是初学，我也不太懂，那如果在初始加一个串并转换，让信号串行输入，达到1723位后再进入编码模块不行吗？这样IO单元还会这么多么？