JK触发器（负边沿触发）Verilog HDL 语言
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always @(negedge clk or posedge rst)
begin
if(rst)
data_out<='b0;
else
data_out<=data_in;
end
这样？说实话已经忘了JK 的功能了
begin
if(rst)
data_out<='b0;
else
data_out<=data_in;
end
这样？说实话已经忘了JK 的功能了
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