Question

写了一个简单的verilog程序，仿真的时候为什么和我的逻辑正好是相反的？求哪位高手帮忙看下。

程序如下：
module example5(clk,x,z,reset);
input clk,reset;
input [3:0]x;
output z;
//reg [2:0] state;
reg z;
always@(posedge clk or negedge reset)
begin
if(!reset)
z=1'bx;
else
if(x==4'b1111)//这里定义的x等于1111时，z等于0
z=1'b0;
else if(x==4'b0000)
z=1'b1;
else z=1'bx;
end
endmodule

测试程序：
`timescale 10ps/10ps
module test;
reg clk,reset;
wire z;
reg [3:0]x;
initial
begin
x=4'b1111;
clk=0;
reset=1;
#2 reset=0;
#10 reset=1;
end
always #5 clk=~clk;
always@(posedge clk)
x=~x;
example5 t(.x(x),.z(z),.clk(clk),.reset(reset));
endmodule
但是仿真结果却是：

x等于1111时，z等于1

Answer 1

问题可能在这一句
always@(posedge clk or negedge reset)
begin
if(!reset)
z=1'bx;
else
if(x==4'b1111)//这里定义的x等于1111时，z等于0
z=1'b0;
else if(x==4'b0000)
z=1'b1;
else z=1'bx;
end
你always语句后面跟的是posedge clk，那后面应该用非阻塞赋值吧，就是这个“<=”，这样的话就会延时一个时钟输出，因为你用的是时钟的上升沿，所以会出现上面的情况，你干脆用assign语句算了，还方便

Answer 2

结果就是这样的啊。你是用时钟沿去采的，相当于Z比X延迟了一拍....

Answer 3

你的仿真结果是正确的，是你对于always的理解错了

追问

那应该怎样理解always呢？我是自学的，希望您能详细讲一下。