Question

1. 一个项目的输入输出端口是定义在VHDL程序的哪一部分完成的

2.MAXPLUSII是哪个公司的软件。
3.MAXPLUSII支持哪些输入方式。
4.Process的用法，Process和Process之间的关系以及process程序内部执行的特点。
5.掌握FPGA和CPLD器件的封装形式，能够判断不属于它们的封装模式。
6.若想利用原理图输入功能设计一组合逻辑电路芯片，首先需要新建哪种文件
7.FPGA的英文全称是什么。
8.EDA设计输入主要包括哪三个部分。
9.VHDL中的波形编辑文件的后缀名是什么。
10.在PC上利用VHDL进行项目设计，必须在根目录为设计建立什么。
11.常用的硬件描述语言有哪三种。
12.简答用VHDL/Veilog HDL语言开发可编程逻辑电路的完整流程。
13.简答FPGA结构一般分为哪三部分。
14.简答VHDL的程序结构及各部分主要功能。
15.用VHDL语言IF语句来实现4选1数据选择器。
16.用VHDL语言来实现3-8译码器。
好心人帮忙答下题吧~

Answer 1

（1） 输入输出端口 在 实体语句结构 实现

ENTITY 实体名 IS
[GENERIC ( 类属表 ) ]
[PORT ( 端口表 ) ]
END ENTITY 实体名

（2）MAXPLUSII 是Altera的软件，现在最新是QuarusII 12
（3）MAXPLUSII支持Verilog，VHDL，AHDL（Altera提供的语言），原理图等输入方式
（4）PROCESS0进程结构；PROCESS（敏感变量表）
（5）封装，你还是百度吧，太复杂
（6）原理图文件，后缀名“bdf”
（7）FPGA（Field－Programmable Gate Array），即现场可编程门阵列
（8）我没看懂问题，应该是“VHDL语言的3个部分”吧——库，实体，结构体
（9）后缀名“scf”
（10）建立0工程目录
（11）三种语言：VHDL，Verilog，AHDL
（12）流程：设计输入－仿真－综合－后仿真－布局布线－下载验证
（13）FPGA结构0 可编程输入输出单元（IOB）0可配置逻辑块（CLB）0其他资源
（14）0库（声明输入输出信号类型）0实体（端口声明）0结构体（逻辑实现）
（15）0（16）程序题，你百度一下都有了

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